CAN - Schaltplan

[hummer87]

Hallo Danke für den Tipp,
die Leiterbahn ist 0.6mm breit, sorry.

Die Pin-Belegung sollte stimmen, was ich nachträglich gemacht habe, ich habe die nicht benutzen Pins auf Masse gelegt.

* No internal connection, but should be soldered to PC board for best heat transfer.

wie sollte deiner Meinung nach die Aufteilung der Kondensatoren aussehen,
ich habe im Internet verschiedenste Möglichkeiten gefunden.
z.B.:



Beste Grüße

 

[LotadaC]

Ok, dann scheint das doch mehr oder weniger zu passen...
Ich würde die ganzen Gnd-Verbindungen so erstmal gar nicht routen, sondern in das Gnd-Polygon fließen lassen.
Außerdem würde ich die Kapazitäten gern näher an den Pwr-Gnd-Pin bringen, also an der horizontalen spiegeln. (macht aber sicher nichts aus)

Zur Ausgangskapazität hätte ich noch was überraschendes gefunden:

The lower capacitor values (100 μF- 330 μF) will allow typically 50 mV to 150 mV of output ripple voltage, while
larger-value capacitors will reduce the ripple to approximately 20 mV to 50 mV.
Output Ripple Voltage = (ΔIIND) (ESR of COUT)
To further reduce the output ripple voltage, several standard electrolytic capacitors may be paralleled, or a
higher-grade capacitor may be used. Such capacitors are often called “high-frequency,” “low-inductance,” or
“low-ESR.” These will reduce the output ripple to 10 mV or 20 mV. However, when operating in the continuous
mode, reducing the ESR below 0.03Ω can cause instability in the regulator.

Die ersten beiden Sachen sind klar:
Vergrößerung der Kapazität verkleinert (in Grenzen) die Ripple.
Parallelschalten von mehreren Kapazitäten verringert den ESR, und damit auch die Ripple.
Was meinen die mit higher Grade? höhere Spannungsfestigkeit?

Aber der letzte Punkt ist mir neu... der ESR darf also auch nicht beliebig klein sein... hmm dann vielleicht doch nur einen C am Ausgang - allerdings mit mehr Kapazität und höherer Spannungsfestigkeit...
Was wäre mit dem hier?

 

[hummer87]

Hallo Vielen Dank,

habe das Board überarbeitet und auch den C nach deinem Vorschlag übernommen.
Hier nun die Überarbeitung.

Variante 1, mit gedrehtem C


oder eine zweite Variante, C noch näher dran und L verschoben



Viele Grüße

 

[hummer87]

Hallo,
ich habe nun mein erstes Layout erstellt.
ich weis, es ist nicht perfekt, aber ich muss dies auch erst noch richtig lernen.

In erster Linie habe ich das Layout "provisorisch" gemacht, um zu schauen, ob die Bauteile platztechnisch drauf passen und ob die Leiterbahnen einigermaßen gut zu verlegen sind.

Kann jemand einen kurzen Blick darauf werfen, ob ich gravierende Fehler gemacht habe.
Über Verbesserungsvorschläge würde ich mich freuen.

Viele Grüße

 

[LotadaC]

Auf den ersten Blick(!) sieht das doch ganz gut aus. Allerdings ist das nur aus einem Bild heraus nicht mehr wirklich beurteilbar. Deswegen eher ein paar grundsätzliche Gedanken dazu:

• Ich gehe davon aus, daß Du diese doppelseitige Platine nicht selbst fertigst, sondern irgendwo fertigen läßt. Inzwischen bieten einige Anbieter auch für Eagle entsprechende Design Rules als Datei (dru) an -> ansonsten per Hand eingeben
• Fehlermeldungen/Warnungen des ERC und DRC durchgehen
• Bei der 2ten Durchkontaktierung links neben dem Controller scheint es eine ungewollte (?) Verbindung zu geben
• Zur Beurteilung wäre es einfacher, wenn Du unnötige Layer ausblendest, insbesondere Stopmasken, holes und die restrict(?)-Layer (ggf auch die Values)
• Was ist das für eine Sperrfläche unter der Spule?

P.S.: ich versuche bei einigen Steckverbindern (ISP und so) auf Micro-Match umzusteigen, teilweise auf SMTs (wodurch auf der anderen Seite mehr Platz zum Routen und so bleibt)

 

[hummer87]

Hallo,

danke für die Info,
Die Sperrfläche unter der Spule habe ich hin gemacht, um keine Massefläche unter der Spule zu haben. Dacht um keine Störungen einzufangen, macht das Sinn?

Anbei habe ich noch einmal die Platine etwas überarbeitet. DRU durchgeführt, Fehler behoben.



Was mir nicht so ganz gefällt, bzw. Bauchschmerzen habe, sind die zwei Quarze nebeneinander.
sollte diese anders angeordnet werden?
gibt es andere Optimierungsmöglichkeiten.

Bzgl. der Stiftleisten überlege ich auf 1,27mm zu gehen, werde schauen was ich verändern kann. Danke für den Tipp.

Viele Grüße

 

[LotadaC]

Ich hätte eher gedacht, daß 'ne Massefläche da den Schaltregler auf der anderen Seite abschirmt - vielleicht sagt Dino was dazu...

Die DuKos links neben dem AVR sehen irgendwie immer noch etwas eng aus (Vielleicht den mittleren unter dem AVR platzieren. auf der Top-Seite (rot) ist doch da nichts) - ok, wenn der DRC mit den dru des Platinenherstellers(?) nicht meckert, und Du Dir daneben den AVR und das Hühnerfutter zutraust...

Zu den Quarzen kann ich Dir auch nichts sagen - die sind doch aber eigentlich ... ähm ... gekapselt(?) - ich halte da die entsprechenden Leiter für empfindlicher/gefährlicher. Bei dem Kleinen kommts auf Genauigkeit an - wie wichtig ist das bei dem Größen? Und: brauchst Du den denn überhaupt?
Ohne Plan ist das jetzt (Funktion/Verwendung der Pins) schlecht zu sehen - Du wirst Dir sicher auch Gedanken bei der Wahl des Controllers gemacht haben (statt einen kleineren Tiny oder so zu nehmen (ohne Multiplikationsbefehle, mit eventuell weniger Hardware, dafür vielleicht 'ner PLL für den Takt (gabs glaub ich) - wie gesagt - kann ich nichts zu sagen...)

Zu den einreihigen Stiftleisten: Wenn Du diese großen ovalen Pads nicht benötigst, kannst Du irgendwo bei den DesignRules oder so auch generell runde Pads erzwingen lassen. Abgesehen davon habe ich die Bibliothek pinhead2.lbr bei cadsoft (damals noch) runtergeladen, in der einreihige Leisten mit runden Löchern als Package-Variante bereitstehen. Unter anderen zusätzlichen Varianten.

Ansonsten wäre es trotzdem übersichtlicher, wenn Du die Holes ausblendest (die Umrisse erscheinen ja trotzdem im Dimension), außerdem die stop/finish/cream/restrict ebenen.
Dafür dann die Polygone freirechnen lassen...

 

[dino03]

Hi,

Ich hätte eher gedacht, daß 'ne Massefläche da den Schaltregler auf der anderen Seite abschirmt - vielleicht sagt Dino was dazu...
...
Zu den Quarzen kann ich Dir auch nichts sagen - die sind doch aber eigentlich ... ähm ... gekapselt(?) - ich halte da die entsprechenden Leiter für empfindlicher/gefährlicher. Bei dem Kleinen kommts auf Genauigkeit an - wie wichtig ist das bei dem Größen? Und: brauchst Du den denn überhaupt?

also ich hab es mal so gelesen das man unter der Speicherdrossel wegen Wirbelströmen keine Massefläche haben sollte. War glaube ich in nem Datenblatt von nem LM2576 oder so drin.

Die Quarze können ruhig nebeneinander. Nur der Uhrenquarz benötigt nach meiner Info keine Bürdekondensatoren. Der ist alleine an den Atmel-Pins. Normalerweise sollte man die Gehäuse der Quarze noch an GND legen (normalerweise ).

Gruß
Dino