Hi Crischan,
damit kann ich leider nix anfangen
ich hab schon etwas rumprobiert aber ich bekomm es nicht hin
auweia. Die Timingdiagramme und Innenschaltungen sehe ich mir als erstes an, wenn ich
irgendwo Probleme habe ... Naja egal. Dann will ich mal versuchen es dir zu erklären.
Fangen wir mal ganz außen an. Die Pinbelegung ...
(15)--D0 =<= Dateneingang 0 / A
(1)---D1 =<= Dateneingang 1 / B
(2)---D2 =<= Dateneingang 2 / C
(3)---D3 =<= Dateneingang 3 / D
(4)---D4 =<= Dateneingang 4 / E
(5)---D5 =<= Dateneingang 5 / F
(6)---D6 =<= Dateneingang 6 / G
(7)---D7 =<= Dateneingang 7 / H
(8)---GND === Masse/0V/GND
(16)--Vcc === +5V/Versorgung
(9)---Q =>= Ausgang des Schieberegisters
(10)--/MR =<= Masterreset (Low aktiv __ )
(11)--SHCP =<= Datentakt des Schieberegisters (steigende Flanke _-- )
(12)--STCP =<= Übernahmetakt des Latches (steigende Flanke _-- )
(13)--/PL =<= Parallel Load - Transfer vom Latch ins Schieberegister (Low aktiv __ )
(14)--DS =<= Eingang des Schieberegisters
=>= Ausgangs-Pin , =<= Eingangs-Pin , __ Low (0) , ---- High (1)
Soweit klar ?
Wenn man sich den Logik-Plan ansieht, dann fällt einem auf, das unten am Ausgang
des Schieberegisters (Q) das Flip-Flop für D7 angeordnet ist. Das sagt einem, das
das Bit 7 zuerst an diesem Ausgang auftaucht. Dann Bit 6, ... zum Schluß dann Bit 0.
Links sieht man die Dateneingänge mit den dazugehörigen Flip-Flops des Latches
(Zwischenspeicher). Alle C1 der Flip-Flops sind miteinander verbunden und an STCP
herausgeführt. Wenn man an diesem Eingang eine positive Flanke (von Low nach High)
erzeugt, dann werden die Eingangsdaten von D0..7 in die Flip-Flops übernommen und
gespeichert. Damit sind die Daten schon einmal im Chip.
Hinter dem Latch sind ein paar NAND-Gatter zu sehen (8Stk übereinander). Wenn man
an /PL ein Low anlegt dann werden die Ausgänge der Latch-FlipFlops zu den FlipFlops
des Schieberegisters durchgeschaltet. Damit werde die Daten, die wir im Latch zwischen-
gespeichert haben in die FlipFlops des Schieberegisters übernommen. Jetzt sind unsere
Daten also schon vom Latch ins Schieberegister weitergekommen.
Bei den FlipFlops des Schieberegisters sind wieder alle C2-Eingänge (Takteingänge)
miteinander verbunden und an SHCP herausgeführt. Bei einer positiven Flanke
(von Low nach High) werden die Daten um eine Position weitergeschoben. Also wird in
das oberste FlipFlop der logische Pegel von DS übernommen, das FlipFlop darunter
übernimmt das Bit was in obersten gespeichert war usw. Die Bits wandern also mit
jeder positiven Flanke an SHCP in das jeweils eine Position weiter unten befindliche
FlipFlop weiter. Und unten an Q purzeln dir die Bits dann entgegen.
Ach ja, Der Pin /MR ist über NOR-Gatter an alle R (Reset)-Pins des Schieberegisters
geführt. Ein Low an diesem Anschluß löscht dir alle Daten im Schieberegister.
Soviel zum inneren Aufbau des kleinen ICs
Also ...
1. - Daten an D0..7 anlegen
2. - positive Flanke an STCP ___----- (0-1)
3. - negativer Impuls an /PL ----__---- (1-0-1)
4. - Datenbit an Q abfragen => über Prozessorpin wo der dranhängt
5. - positive Flanke an SHCP ___----- (0-1)
Punkt 4+5 8x wiederholen.
und fertig.
Ich hoffe, es ist etwas klarer geworden
Gruß
Dino