Hallo tse,
Desshalb habe ich mir überlegt ob man sie nicht anders Realisieren kann. (evlt mit Gal FPGA?)
Der Takt sollte so hoch wie möglich sein (>20Mhz) wodurch ein µP nicht in Frage kommt.
Hat jemand nen Tipp?
Ob das noch in ein GAL paßt ? Ich glaube nicht. Selbst ein 20V8 ist da
ziemlich eng. Da bekommst Du evtl noch den 3-Bit-Zähler und ein paar
Gatter rein. Dann ist aber auch Ende
Ob GALs 20MHz schaffen weiß
ich auch nicht. Die haben ja auch schon einige Zeit auf dem Buckel (? 1990 ?).
Ich hab mal in meiner Bibliotheek gestöbert und ein Datenbuch von SGS Thomson
über GALs gefunden ...
Low Power (90mA Active / 70mA Standby)
High Speed (15-25ns Access Max / Half Power)
Wie war das ? 20MHz = 50ns Periodendauer = 25ns High und 25ns Low
Da fällt mir nur ein - Vergiß es !
Bei den Durchlaufzeiten hat die Logik
im GAL so viele Probleme mit vernünftigem Takt, das da nur Matsche
rauskommt.
Das wird mit hoher Wahrscheinlichkeit ein CPLD oder FPGA oder sowas.
Aber du wirst nicht drum rum kommen, die Schaltung zu überarbeiten.
Ich schätze mal, das du bei den Frequenzen und den langen Rückkopplungen
vom Ausgang deiner Logick zu den JK-FlipFlops massive Probleme mit den
Gatterlaufzeiten auftreten werden.
Wenn ich mich recht erinnere (Die GAL-Zeit ist bei mir schon lange her) muß
man solche Konstrukte in den CPLDs/FPGAs irgendwie mit einem Takt
synchronisieren um keine Probleme mit Glitches zu bekommen.
Glitches sind unerwünschte Impulse, die durch Umschaltvorgänge und
Gatterlaufzeiten in der Logik auftreten. Die Signale laufen ja nicht
unendlich schnell. Das wirst Du aber in einem Logiksimulator auf dem
PC schlecht nachstellen können. Da gehört ne Menge Erfahrung dazu
um die Gefahren zu erkennen und die empfindlichen Stellen in der
Logik zu finden. Aber so tief bin ich da nie eingestiegen. Da muß wohl
ein anderer ran. CPLDs und FPGAs hab ich mir auch nur ein wenig
nebenher in der Theorie angesehen.
Ich wünsche Dir da auf jedenfall viel Glück
Gruß
Dino